정성욱 교수 연구팀이 “A Low-Voltage Area-Efficient TSV I/O With QEC Realizing Data Rate up to 15 Gb/s for TSV Interface” 논문을 회로 설계 분야 세계 최고 학술지인 IEEE Journal of Solid-State Circuits (JSSC) (Impact Factor 4.6)에 게재하였다.

본 논문에서 제안하는 TSV I/O는 저전압 고속 동작에서 발생하는 signal integrity 저하 문제를 hybrid equalizer, direct feedback 1-tap DFE 및 quadrature clock error corrector를 이용하여 효과적으로 개선하였다.

본 연구는 연세대학교 전기전자공학과 박사과정 김태령 학생(제1저자)과 정성욱 교수(교신저자)가 주도하였다.