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정성욱 교수 연구팀, 저전압 latch 설계 기술 IEEE Journal of Solid-State Circuits 논문 게재 승인
작성일
2019.06.17
작성자
전기전자공학부
게시글 내용


정성욱 교수 연구팀이 개발한 저전압 latch 설계 기술이 회로 및 시스템 분야의 최고 권위 논문지인 IEEE Journal of Solid-State Circuits (JSSC)에 논문 게재 승인되었다.


본 논문에서 제안하는 latch는 기존 대비 77% hold time 및 300 mV 최소 동작 전압 감소를 통해 저전압에서도 안정적인 동작이 가능하다. 이를 통해, 전력 절감을 위한 동작 전압 스케일링이 충분히 가능해지게 되었다.


본 연구는 VLSI 시스템 연구실 정한울 박사(제 1저자)와 정성욱 교수(교신저자)가 주도하여 진행되었다.

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